PowerMOS-FETのゲート電圧のはなし

PowerMOS-FETのゲート電圧とは
Power MOS-FETはバイポーラトランジスタに比べてスイッチング速後が早く、ON抵抗も低いので大電力のスイッチングによく使われていますが、RFパルスアンプなどの高効率化にドレイン電圧をスイッチする用途などに使った場合に、思ったよりスイッチング速度が出なかったり、出力波形がなまっていたりします。
ハード的には
　図はハイサイドスイッチの項で書いた回路ですが、以前バイポーラーからMOS-FETに変更して実験した際のことで、出力にきれいなパルス出力を期待して設計してみた後、実験してみると早いスイッチング速度では、なんだか波形がなまってしまっています。

ゲート電圧をオシロスコープで観測してみてビックリで、とても矩形波で駆動しているとは思えない波形がありました。　今考えてみると、以下そもそもの基本を理解していなかった点をあげられます
1) POWER MOS-FET は小さな FETを多数並列に集積したデバイスであること。よってゲートも並列に繋がっているので、結果としてゲートとソースの間に、電流は流れないが、大きな容量のコンデンサー成分があること。
2) ゲートとソースだけでなく、見逃すのがゲートとドレイン間の容量も結構あること。しかも悪いことにゲートとドレイン間の容量は ON/OFFによって電圧が変化するため、高速スイッチングでは影響が無視できない。
　特に 2) の点は重要です。図の Vgの波形を見て下さい。この回路では P-CH MOS-FETをドライブするのでゲート電圧(Vg)を電源電圧から GNDの方向に電圧を下げると ONするのですが、ゲート電圧がいちど下がってからまた上がっているポイント（左側の矢印）に注目下さい。これはゲート電圧が下がって FETのソース・ドレイン間が ONになったとき、いままで高かったゲート･ドレイン間電圧が下がるのでこの間の容量が増え、またドレインが0Vだったのが Vcc近く上昇した影響でゲート電圧がこの容量でつられて上昇した現象が、このような波形として現れているのです。ドライブ側のインピーダンスが十分低ければ、この影響は少ないですが、ゲート電圧が下がっているのは確かなので、結果としてON抵抗が大きくなっていますので、負荷が重かったりすると出力電圧が下がったりします。
　ONする特性を重視する場合には、R2に並列にコンデンサーと抵抗を直列にしたものを追加します。ON時にはコンデンサーが0Ω相当になりますので、直列した抵抗とR2の並列抵抗でゲートをGND方向にドライブするので、早い立ち上がりが期待できます。コンデンサーの容量はスイッチング速度によって変えますが、あまり大きいとコンデンサー自身のチャージで効果が弱くなります。
　OFF時にも同様にドレインが0Vになる過程で波形が乱れています。
ソフト的には
　ドレインスイッチングには遅れが出たり，なまること前提で早めにONしたりして影響が出ないようにします。RFデバイスによってはOFF時に電圧が下がっていく途中で不安定になり発振したりする場合がありますので、OFF特性が重要な場合は図の回路ではゲートにたまった電荷を消すには R1を小さくする対策が有効です。
参考図書------------------------------------------------------------------