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2010年7月26日 (月)

立ち上がりと遅延のはなし

立ち上がりと遅延とは
立ち上がりは矩形波状の信号(主にデジタル信号)がLow(低い電圧)からHigh(高い電圧)に変化すること。ここでは後者の遅延と比較してこれらの時間について考えてみます。
ハード的には
Thl_tdlここで右図のように、74HC04のデーターシートにある規格に則って考えて見ます。まず立ち上がり特性ですが、特に記載がなければ出力特性をさすのが普通ですので、ここでは OUTPUT Y の tTLHを見ます。 ON-Semi の規格表では 74HC04 では 4.5V電源時には 19nS となっています(85℃時)。これは規格上では 立ち上がり初めて10%になった時間から 90%になるまでの時間ですので、完全なスイングは実際はもう少しかかりますね。もし、この波形で同じように下がるならば 19nS + 19nS = 38nS で 26MHzぐらいは動作しそうです。
 次に遅延時間を見ます。グラフでは tPLH とあり、入力の立ち下がり(これはインバーターですから反転です)50%のところから出力の 立ち上がり 50%のところを指しています。規格表では 4.5Vで同じく 19nSでした。つまり、25MHzぐらいの信号を入れると、半サイクルぐらい遅れてしまうということです。
 立ち上がり性能はどのくらいの周波数まで使えそうな目安になりますが、遅延時間は位相やタイミングを合わせる時に重要な性能になります。例えば74HC04 をバッファとして使ってとりあえず10MHzなら問題なく動いているでしょう。この10MHzに同期した信号データーがやってきてデーター波形が汚いので整形しようとインバーターが余っているので2個使って反転・反転して使ったとします。ここでは2個で40nS程度遅れるので 10MHzの間隔 100nS のほぼ半分ぐらいずれてしまうことになります。半サイクルのクロックの立ち上がりで同期していたら、結構ずれてエラーが出てしまうかも知れません。
 クロックも同じように遅らせれば問題が少ないかも知れませんが、もっと高速なハード的なアドレスデコードを行う時など、これらロジック素子の遅延時間を考慮することは重要なことです。
最近の3.3VCMOS 74LCX04などは 3.3Vで 遅延時間 5nS など高速ロジック向けに改良されています。
ソフト的には
現在ではアドレスデコードロジックを使うには、 PLDやFPGAなどで集積してしまうのであまり個別ゲートICの性能など頓着しませんが、かつて Z80などマルチチップ構成のデコーダー作成はけっこう面倒でしたが、ICのしくみなどを覚えるよい機会でもありました。

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